| IP명 | DPA countermeasure circuit for AES with additional register | ||
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| Category | Mixed | Application | Security |
| 실설계면적 | 3000㎛ X 3000㎛ | 공급 전압 | 3.3/1.8V |
| IP유형 | Hard IP | 동작속도 | 50MHz |
| 검증단계 | Silicon | 참여공정 | MS180-1803 |
| IP개요 | 본 MPW에서는 차등 전력 분석 (DPA) 공격에 대응하기 위한 기법을 제안한다. 반도체 칩 외부로 유출되는 전력소모는 칩에서 연산하는 register 값이 어떻게 달라지는지와 관련된다. 이 관계를 제거하기 위하여 register 값의 변화를 예측할 수 없는 기법을 사용한다. 아이디어 검증을 위하여 FPGA 검증을 우선적으로 실시하였다. 본 설계는 Magna/ Hynix 0.18μm CMOS 공정이며, 1.8V 전원 전압 및 50 MHz 동작 주파수를 갖는 디지털 회로이다. 암호 모듈은 일반적인 semi-custom 설계로 진행한다. 설계된 칩은 countermeasure 적용 전후에 따라 DPA 공격 결과를 비교하고자 한다. 제안하는 기법의 회로는 countermeasure를 포함하여 1,000μm 1,000μm 의 면적을 가질 것으로 예상된다. | ||
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- 레이아웃 사진 -
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