| IP명 | Multi-Bank and Wide-Data-Bus DRAM Circuit for Processor-In-Memory Applications | ||
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| Category | Analog | Application | Memory |
| 실설계면적 | 1000㎛ X 1500㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 66MHz |
| 검증단계 | Silicon | 참여공정 | MS180-1802 |
| IP개요 | 일반적인 DRAM의 물리적 구조적 한계로 인해 차세대 컴퓨터 환경을 위한 요구사항을 만족시키지 못하는 상황이다. 이를 해결하기 위해 메모리의 구조를 적층의 구조로 구현해서 높은 대역폭을 확보하고, 메모리 반도체와 시스템 반도체인 프로세서의 융합을 통해 에너지 효율을 높이려는 PIM간 interconnection를 통해 병렬처리 연산이 간으한 HW 연산유닛을 위한 멀티뱅크와 광대역 입출력을 갖는 DRAM 메모리 어레이 구조를 설계하였다. | ||
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