| IP명 | ADPLL for HD Display | ||
|---|---|---|---|
| Category | Analog | Application | Clock generator |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Soft IP | 동작속도 | 4.5Hz |
| 검증단계 | Simulation | 참여공정 | SS65-1703 |
| IP개요 | 제안하는 설계회로는 고 화질의 디스플레이를 동작시키기 위한 디스플레 이 드라이버용 클록 생성기이다. 따라서 본 클 록 생성기는 여러 종류의 디스플레이에 적용할 수 있어야 하고, 클록 주파수를 자유롭게 변경 함으로써 높은 해상도를 구현할 수 있어야 한다. 이를 위해 Phase-Locked Loop(PLL) 방식이 주로 디스플레이용 클록 생성기로 쓰이는데, 이를 Line-lock PLL이라고 한다. Line-Lock PLL은 입력 클록인 수평 동기화 신호(H-sync)와 내부 발진기 (oscillator)의 출력 신호(pixel clock) 간의 위상 차 이를 고정해 줌으로써 발진기의 출력과 입력 클 록의 위상이 맞추어진 상태로 주파수를 변조할 수 있도록 한다. 따라서 클록 주파수가 일정한 범위 내에서 자유롭게 변경이 가능하며, 깨끗한 클록 신호를 필요로 하는 디스플레이 기술에서 필수적인 IP라고 할 수 있다 |
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- 레이아웃 사진 -
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