| IP명 | A 1.25Gb/s clock and data recovery circuit for MIPI D-PHY | ||
|---|---|---|---|
| Category | Mixed | Application | MIPI D-PHY |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 1.25GHz |
| 검증단계 | Silicon | 참여공정 | SS65-1703 |
| IP개요 | MIPI는 Mobile Industry Processor Interface의 약자로 최근 급속 성장한 모바일 기기의 여러가지 구성 요소들을 결합하기 위해서 삼성, 인텔, 노키아 등 10여개의 IT업체가 인터페이스를 협력하고자 설립한 단체를 말한다. 구성을 간단히 하고 고속의 인터페이스를 위해서 MIPI에서는 Differential pair 방식을 이용하고 있는데, D-PHY는 주로 카메라나 LCD 디스플레이간 인터페이스용으로 사용되는 물리 계층을 말하며 M-PHY는 WiFi와 같은 좀더 고속의 물리 계층을 말한다. 본 설계에서 다루고자 하는 물리 계층은 D-PHY에 관련된 내용이며 D-PHY에 존재하는 두 가지 모드인 LP(Low Power) 모드와 HS(High Speed) 모드 중 HS 모드 동작 중 clock과 data간 발생하는 skew 문제를 보정하기 위한 저전력 CDR(Clock Data Recovery) circuit을 구현할 예정이다. | ||
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- 레이아웃 사진 -
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