| IP명 | 전력소모를 최소화하면서도 큰 채널손실로부터 복원하는 디스플레이 인터페이스용 DFE | ||
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| Category | Analog | Application | IO interface |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 5GHz |
| 검증단계 | Silicon | 참여공정 | SS65-1702 |
| IP개요 | 큰 loss가 발생할 수밖에 없는 환경인 intra-panel interface에서 신호가 전송될 때, CTLE를 대체하여, source driver IC(SDIC)에 적용 가능한 decision feedback equalizer(DFE)에 대해 제안한다. 이 때, display interface에서 요구되는 high-speed 흐름에 따라 10Gbps의 data rate로 구현한다. DFE가 CTLE보다 hardware complexity가 큰 문제점으로 인해, 산업에서의 DFE 적용이 문제가 되고 있다. 따라서, 기존 DFE구조를 개선하여 면적과 power 소모를 줄여 intra-panel interface의 SDIC에서 low power로 구현이 가능한 low power DFE를 설계한다. | ||
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- 레이아웃 사진 -
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