| IP명 | 확장된 RISC-V를 사용한 Secure Core 설계 | ||
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| Category | Mixed | Application | 보안 |
| 실설계면적 | 3.8㎛ X 3.8㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 50MHz |
| 검증단계 | FPGA | 참여공정 | SS65-1702 |
| IP개요 | 최근 IoT 산업이 발전함에 따라 IoT 전용 CPU Core 설계의 필요성이 대두 되고 있다. 사물인터넷의 특성상 많은 정보가 공유되기 때문에 정보의 노출 위험이 증가하게 되어 많은 피해가 우려된다. 이러한 이유로 사물인터넷에 들어가는CPU Core의 보안성이 강조 되고 있다. 지금까지 대부분의 관련 업계에서는 상용 ISA를 이용하여 CPU Core를 설계하였는데 상용 ISA의 경우, ISA가 고정되어 있어서 맞춤형 CPU Core를 설계하는데 어려움이 있다. 반면, 범용 ISA인 RISC-V는 명령어를 확장하여 사용할 수 있으므로 맞춤형 CPU Core를 설계하는데 유리하다. 따라서, 본 설계에서는 범용 ISA인 RISC-V를 이용하여 보안성이 강화된 Secure Core를 설계하고자 한다. 본 연구실에서는 해당 설계를 위해 MPW_S65_1702 공정을 사용하며, 공급 전압은 1.8V, 최대 동작 주파수는 50MHz, 설계 타입은 Mixed를 사용할 예정이다. |
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