| IP명 | Area-Efficient Low-Power Non-Binary LDPC Codec for NAND Flash Storage Systems | ||
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| Category | Digital | Application | 오류정정부호 |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 50Hz |
| 검증단계 | FPGA | 참여공정 | SS65-1701 |
| IP개요 | 오류정정부호 기반의 product code는 좋은 경판정 성능을 가지고 있으면서도, 회로의 지연시간이 적은 장점을 가지고 있다. 오류정정부호의 복호가 대부분 전용 하드웨어로 설계되어 높은 시스템 효율에 기여하기 때문에, 본 설계에서는 4KB 길이의 SSD를 타겟으로 하는 BCH 기반 product code의 복호기를 구현한다. 삼성 65nm CMOS 공정을 이용해 구현할 예정이며, 전력은 1.2V, 최대동작 주파수는 266MHz를 목표로 한다. Digital 기반으로 구현 예정이나, 추후 PLL같은 로직이 추가된 혼성회로 형태가 될 수 있다. | ||
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