| IP개요 |
본 설계는 IDEC MPW(삼성 65nm)를 이용하여 memory interface, optical interface 등에 사용가능한 multi-channel high-speed serial link를 설계하는 것을 목표로 한다. High-speed serial link는 송신기와 수신기 각각이 frequency multiplication과 clock recovery를 위한 phase locked-loop (PLL) 또는 delay locked-loop (DLL)이 필요하며, channel의 손실을 보상하기 위한 FIR filter 또는 equalization technique이 요구된다. Multi-channel의 경우 channel간의 skew와 mismatch 등으로 인하여 각 channel별로 delay를 조절할 수 있는 장치와 offset controller가 추가로 필요하다. channel의 수가 늘어날수록 data 전송속도 당 power consumption과 면적은 증가하게 되어, channel의 수의 확장을 통한 전송속도의 증가는 한계를 가지고 있다. 또한 analog circuit과 passive 소자를 이용한 기존의 offset cancellation 및 equalization 방법은 noise에 취약하거나 넓은 면적을 필요하기 때문에 전체 system의 성능을 제한한다. 본 설계에서는 clock channel이 따로 존재하는 multi-channel serial link에 적합한, low power consumption, small area를 갖는, 구조를 제안한다. |
