| IP명 | Radiation Hardened by Design (RHBD) on 65 nm Flip-flop | ||
|---|---|---|---|
| Category | Analog | Application | mission critical system |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 10MHz |
| 검증단계 | Simulation | 참여공정 | SS65-1701 |
| IP개요 | 공정이 미세화 될수록 방사선에 의한 메모리 및 로직 소자에서의 소프트 오류에 대한 문제의 중요성은 점차 증가하고 있다. 특히 130 nm 이하의 공정에서 발생하는 charge sharing 등과 같은 현상은 소프트 오류에 강인한 DICE 또는 Quatro 래치에도 소프트 오류가 발생할 수 있다. 이러한 래치에서 발생하는 소프트 오류 저감을 위해 본 MPW는 삼성 65 nm 공정을 이용하여 소프트 오류에 강인한 래치/플립플롭 회로를 설계한다. 제안하는 플립플롭의 설계는 플립플롭을 구성하는 인버터, 패스 트랜지스터, 또는 래치 단위로 나누어 두 개의 플립플롭을 서로 섞는 형태이며, 시프트 레지스터를 구성하여 방사선에 노출시켜 테스트를 진행한다. 이러한 형태의 그룹화된 플립플롭을 통해 소프트 오류에 강인한 플립플롭을 구성할 수 있다. | ||
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- 레이아웃 사진 -
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