| IP명 | A 2.5 Gbps Continuous Clock Data Recovery Circuit with Enhanced Bang-Bang Phase Detector and 3-Tap Continuous Time Linear Equalizer | ||
|---|---|---|---|
| Category | Analog | Application | High Speed I/O |
| 실설계면적 | 5㎛ X 2㎛ | 공급 전압 | 3.3V |
| IP유형 | Hard IP | 동작속도 | 2GHz |
| 검증단계 | Simulation | 참여공정 | MS350-1602 |
| IP개요 | 본 제안서에는 두 가지 혼성회로에 대한 내용이 제안되었다. 첫 번째 회로는 뱅뱅 위상 검출기의 성능을 향상시킨 2.5 Gbps CDR이다. 고속으로 동작 시 뱅뱅 위상 검출기 내부 XOR 게이트 입력 신호들의 부하가 각각 달라 상승 시간과 하강 시간의 차이가 생겨 오류가 발생할 수 있다. 이러한 오류를 방지하기 위해 XOR 게이트 이전에 플립플롭을 추가해 부하를 동일하게 맞추고, 신호를 정렬해 타이밍 마진을 늘린 구조를 제안하였다. 두 번째 회로는 channel loss로 인해 발생할 수 있는 데이터 오류를 방지해주는 Equalizer이다. 설계될 Equalizer에는 3-Tap CTLE 구조가 사용될 예정이다. CTLE는 특정 주파수 성분을 강화함으로써, channel의 제한된 Bandwidth를 보상해주는 역할을 수행하며 높은 속도의 동작에서도 오류 없이 데이터를 수신할 수 있게 해주는 회로이다. | ||
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- 레이아웃 사진 -
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