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모든 IC들은 chip 제작과정이나 board를 조립하는 과정에서 정전기 방전 (electrostatic discharge, ESD) 으로 인한 물리적 손상의 위험성이 있다. 대표적인 케이스로 Figure 1. (a)와 같이 chip자체에 전하가 충전되었다가 갑작스럽게 방전되는 charged device model (CDM)가 있다. CDM의 경우에서는 chip의 공정 프로세스, discharge point, chip 내부의 layout에 따라 물리적 손상여부가 결정되는데, 대부분의 경우에서 MOSFET의 dielectric breakdown에 의해 failure가 발생한다. CDM은 그 메커니즘이 비교적 명확하고 테스트가 쉬워서 chip 제작완성단계에서 failure test를 통해 chip의 신뢰성을 높여 제작하는 게 일반적이기 때문에 완제품의 chip에서는 CDM으로 인한 피해가 상대적으로 적은 편이다. 하지만 Figure 1. (b) 처럼 chip이 board에 마운트 되었을 때 board 조립 과정에서 board가 통째로 대전되었다가 방전되는 charged board model (CBM)의 경우에는 CDM 과는 다른 매커니즘으로 chip에 손상을 가할 수 있다. CBM은 보드 전체에 전하가 충전되었다가 방전되는 만큼 CDM에 비해 훨씬 큰 에너지를 chip에 가할 수 있을 뿐만 아니라 discharge path가 매우 다양하고 보드의 구조에 따라 다른 형태의 전류가 발생할 수 있어 이를 자세히 이해하고 chip에 미칠 수 있는 영향에 대해 연구하는 것이 매우 중요하다. |
