| IP명 | SDRAM/Multi-Bank and Wide-Data-Bus DRAM circuit | ||
|---|---|---|---|
| Category | Analog | Application | Embedded |
| 실설계면적 | 3.7㎛ X 3.7㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 100MHz |
| 검증단계 | Silicon | 참여공정 | SS65-1602 |
| IP개요 | 프로세서와 메모리의 성능 gap으로 인한 문제점들을 극복하기 위한 시도로, PIM간 Interconnection를 통해 병렬처리 연산이 가능한 HW 연산유닛을 위한, 멀티 뱅크와 광대역 입출력을 갖는 DRAM 메모리 어레이 구조를 개발 | ||
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- 레이아웃 사진 -
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