| IP명 | An Automatic 40 channel De-skewing 9Gbps Transceivers for GDDR4 BOST (Built-Out Self Test) Application in 65nm CMOS | ||
|---|---|---|---|
| Category | Mixed | Application | GDDR5 Memery tester |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 4.5Hz |
| 검증단계 | Simulation | 참여공정 | SS65-1603 |
| IP개요 | 본 설계 제안서에서 제안하는 회로는 에너지 효율이 높은, 9 Gbps 에서 동작하는 BOST용 40 채널 de-skewing circuit이다. BOST 방식은 BIST의 장점을 그대로 가져감과 동시에 여러 개의 칩들을 동시에 테스트 할 수 있다는 장점을 가지고 있다. 이를 통해 테스트의 복잡성을 크게 줄일 수 있으며 테스트 시간 또한 절약할 수 있다. 하지만 고속의 데이터 신호가 BOST에서 채널을 통해 DRAM으로 전송될 경우 PVT 변화, 핀과 핀 사이에 미스매치 등으로 인하여 DRAM에 동시에 도달하지 않는다. 그 결과 전송 되는 데이터는 타이밍 에러(skew)가 발생할 경우 제대로 샘플링 될 수 없으며, 이로 인해 시스템은 제대로 동작할 수 없다. 이러한 현상은 전송률이 더 클수록 데이터 유닛 주기가 더 작아지기 때문에 문제가 커지게 된다[1][2]. 이러한 문제점을 해결하기 위하여 skew를 보상할 수 있는 회로를 제안하고 이의 검증을 위하여 칩 내부에 테스트 신호 발생기와 I/O, PLL 등을 만들어 BOST의 기능을 구현할 수 있도록 한다. |
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- 레이아웃 사진 -
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