| IP개요 |
본 회로는 Ultra Low Power Capacitive Interface IC with Automatic Parasitic Offset Calibration using Dual-Range Digital Servo Loop 회로로 Capacitive sensor를 측정하기 위한 회로이다. 입력에 Capacitive sensor의 출력을 연결하면 Capacitor의 변화량에 따라 변화하는 전압값을 획득할 수 있으며, Automatic Parasitic Offset Calibration을 적용하여 capacitor domain 과 charge domain 에서 Compensation하였다. 또한 Capacitive sensor는 수백 Hz 이하의 낮은 주파수에서 수백 μV ~ 수십 mV의 매우 작은 진폭을 가지기 때문에, 소자들의 flicker noise의 영향을 감소시켜주는 Correlated double sampled(CDS)기법을 적용하였으며, 60dB 이상의 gain을 통해 신호를 증폭시켰다. |
